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  對應(yīng)MCU（STM32F103XX）、WiFi（AP6212、AP6XXX）或USB HUB(FE1.1S、GL850G)一般需外部提供時鐘信號，需要外掛一顆晶振，常有客戶問到，如何結(jié)合晶振的負載電容計算外匹配電容容值以及在晶振振蕩電路設(shè)計時需注意哪些事項，所以小編對此做一個歸納總結(jié)，如有不正確之處，歡迎指正，桑尼奇科技孫生，QQ:2335804557，手機：18576699326。

（1）晶振負載電容定義

晶體元件的負載電容是指在電路中跨接晶體兩端的總的外界有效電容，是晶振要正常震蕩所需要的電容。如果從石英晶體插腳兩端向振蕩電路方向看進去的全部有效電容為該振蕩電路加給石英晶體的負載電容。石英晶體的負載電容的定義如下式：

其中：

C_S為晶體兩個管腳之間的寄生電容（又名晶振靜態(tài)電容或Shunt Capacitance），在晶體的規(guī)格書上可以找到具體值，一般0.2pF~8pF不等。如圖二是某32.768KHz的電氣參數(shù)，其寄生電容典型值是0.85pF（在表格中采用的是Co）。

圖1、某晶體的電氣參數(shù)

C_G指的是晶體振蕩電路輸入管腳到GND的總電容，其容值為以下三個部分的和。

●需加外晶振主芯片管腳芯到GND的寄生電容 C_i

●晶體震蕩電路PCB走線到到GND的寄生電容C_PCB

●電路上外增加的并聯(lián)到GND的外匹配電容 C_L1

C_D指的是晶體振蕩電路輸入管腳到GND的總電容。容值為以下三個部分的和。

●需加外晶振主芯片管腳芯到GND的寄生電容, C_o

●晶體震蕩電路PCB走線到到gnd的寄生電容，C_PCB

●電路上外增加的并聯(lián)到GND的外匹配電容, C_L2

圖1中標示出了C_G，C_D，C_S的的組成部分。

圖2、晶體振蕩電路的概要組成

（2）晶體負載電容和頻偏之間的關(guān)系

負載電容（load capacitance）主要影響負載諧振頻率和等效負載諧振電阻，它與石英諧振器一起決定振蕩器的工作頻率，通過調(diào)整負載電容，一般可以將振蕩器的工作頻率調(diào)到標稱值。應(yīng)用時我們一般外接電容，便是為了使晶振兩端的等效電容等于或接近負載電容，對于要求高的場合還要考慮ic輸入端的對地電容，這樣便可以使得晶振工作的頻率達到標稱頻率。

負載電容常用的標準值有12.5 pF，16 pF，20 pF，30pF,負載電容和諧振頻率之間的關(guān)系不是線性的，負載電容變小時，頻率偏差量變大；負載電容提高時，頻率偏差減小。圖3是一個晶體的負載電容和頻率的誤差的關(guān)系圖。

圖3、晶振誤差—負載電容（22pF 負載電容）

（3）晶振負載電容外匹配電容C_L1及C_L2計算

如圖3所示，如果晶振兩端的等效電容與晶振標稱的負載電容存在差異時，晶振輸出的諧振頻率將與標稱工作的工作頻率產(chǎn)生一定偏差（又稱之為頻偏），所以合理匹配合適的外加電容使晶振兩端的等效電容等于或接近負載電容顯得十分重要。

假設(shè)我們需要計算的電路參數(shù)如下所述。芯片管腳的輸入電容如圖三CN56XX所示，C_i=4.8pF；所需要采用的晶體規(guī)格如圖二所示，標稱負載電容C_L=12.5pF，晶體的寄生電容C_S=0.85pF。

我們可以得到下式：

為了保持晶體的負載平衡，在實際應(yīng)用中，一般要求CG=CD，所以進一步可以得到下式：

根據(jù)C_G的組成部分，可以得到：

C_G=C_i+C_PCB+C_L1=23.3pF

晶體布線時都會要求晶體盡量靠近振蕩電路，所以C_PCB一般比較小，取0.2pF；C_i=4.8pF。所以最終的計算結(jié)果如下：(C_L2的計算過程類似)

C_L1=C_L2=18.3pF≈18pF

例外情況：

現(xiàn)在有很多芯片內(nèi)部已經(jīng)增加了補償電容（internal capacitance），所以在設(shè)計的時候，只需要選按照芯片datasheet推薦的負載電容值的選擇晶體即可，不需要額外再加電容。但是因為實際設(shè)計的寄生電路的不確定性，最好還是預(yù)留C_L1/C_L2的位置。

以上的計算都是基于C_G=C_D的前提，的確有一些意外情況，比如cypress的帶RTC的nvsram的時鐘晶體要求兩邊不對稱，但是幸運的是，cypress給出了詳細的計算過程以及選型參考

（4）     晶振振蕩原理及設(shè)計原則

各種邏輯芯片的晶振引腳可以等效為電容三點式振蕩器. 晶振引腳的內(nèi)部通常是一個反相器, 或者是奇數(shù)個反相器串聯(lián). 在晶振輸出引腳 XO 和晶振輸入引腳 XI 之間用一個電阻連接, 對于 CMOS 芯片通常是數(shù) M 到數(shù)十 M 歐之間. 很多芯片的引腳內(nèi)部已經(jīng)包含了這個電阻, 引腳外部就不用接了. 這個電阻是為了使反相器在振蕩初始時處與線性狀態(tài), 反相器就如同一個有很大增益的放大器, 以便于起振。
      石英晶體也連接在晶振引腳的輸入和輸出之間, 等效為一個并聯(lián)諧振回路, 振蕩頻率應(yīng)該是石英晶體的并聯(lián)諧振頻率. 晶體旁邊的兩個電容接地, 實際上就是電容三點式電路的分壓電容, 接地點就是分壓點. 以接地點即分壓點為參考點, 振蕩引腳的輸入和輸出是反相的, 但從并聯(lián)諧振回路即石英晶體兩端來看, 形成一個正反饋以保證電路持續(xù)振蕩. 在芯片設(shè)計時, 這兩個電容就已經(jīng)形成了, 一般是兩個的容量相等, 容量大小依工藝和版圖而不同, 但終歸是比較小, 不一定適合很寬的頻率范圍.
      外接時大約是數(shù) PF 到數(shù)十 PF, 依頻率和石英晶體的特性而定. 需要注意的是: 這兩個電容串聯(lián)的值是并聯(lián)在諧振回路上的, 會影響振蕩頻率. 當兩個電容量相等時, 反饋系數(shù)是 0.5, 一般是可以滿足振蕩條件的, 但如果不易起振或振蕩不穩(wěn)定可以減小輸入端對地電容量, 而增加輸出端的值以提高反饋量。

設(shè)計考慮事項：
1、使晶振、外部電容器（如果有）與 IC之間的信號線盡可能保持最短。當非常低的電流通過IC晶振振蕩器時，如果線路太長，會使它對 EMC、ESD 與串擾產(chǎn)生非常敏感的影響。而且長線路還會給振蕩器增加寄生電容。
2、盡可能將其它時鐘線路與頻繁切換的信號線路布置在遠離晶振連接的位置。
3、當心晶振和地的走線
4、將晶振外殼接地

如果實際的負載電容配置不當,第一會引起線路參考頻率的誤差.另外如在發(fā)射接收電路上會使晶振的振蕩幅度下降(不在峰點),影響混頻信號的信號強度與信噪. ，當波形出現(xiàn)削峰,畸變時,可增加負載電阻調(diào)整(幾十K到幾百K).要穩(wěn)定波形是并聯(lián)一個1M左右的反饋電阻。

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